„Und-Gatter“ – Versionsunterschied
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Es entspricht dem [[Konjunktion (Logik)|Logischen UND]]. In der [[Schaltalgebra]] wird die UND-Verknüpfung durch • (Mal), & oder ∧ dargestellt und wird auch als [[Konjunktion (Logik)|Konjunktion]] bezeichnet. | Es entspricht dem [[Konjunktion (Logik)|Logischen UND]]. In der [[Schaltalgebra]] wird die UND-Verknüpfung durch • (Mal), & oder ∧ dargestellt und wird auch als [[Konjunktion (Logik)|Konjunktion]] bezeichnet. | ||
== Übersicht == | == Übersicht == | ||
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== Und-Gatter mit größerer Anzahl von Eingängen == | == Und-Gatter mit größerer Anzahl von Eingängen == | ||
Ein Und-Gatter hat standardmäßig zwei Eingänge (AND<sub>2</sub>), jedoch stehen auch Und-Gatter mit mehr als zwei Eingängen im Handel zur Verfügung. | Ein Und-Gatter hat standardmäßig zwei Eingänge (AND<sub>2</sub>), jedoch stehen auch Und-Gatter mit mehr als zwei Eingängen im Handel zur Verfügung. Die Schaltsymbole entsprechen dem eines AND<sub>2</sub>-Gatters mit zusätzlichen Eingängen. | ||
Die untenstehende Abbildung zeigt ein Und-Gatter mit drei Eingängen (AND<sub>3</sub>). | |||
Die untenstehende Abbildung zeigt links ein Und-Gatter mit drei Eingängen (AND<sub>3</sub>) und in der Mitte einen möglichen Aufbau eines AND<sub>3</sub>-Gatters: Der Ausgang des ersten Und-Gatters wird an einen Eingang des zweiten angeschlossen. | |||
In Logikfamilien wie [[CMOS]] können Und-Gatter effizienter durch [[Kaskadierung]] von [[NAND-Gatter|NAND]]- und [[NOR-Gatter|NOR]]-Gattern implementiert werden. Dies benötigt weniger Transistoren und ist deutlich schneller als eine entsprechende Kaskadierung von Und-Gattern.<ref>{{Internetquelle |url=https://tams.informatik.uni-hamburg.de/applets/hades/webdemos/10-gates/00-gates/andbig.html |titel=AND gate (12 inputs) |abruf=2024-02-04 |autor=Norman Hendrich |hrsg=Universität Hamburg}}</ref> Ein Beispiel ist in der rechten Abbildung dargestellt. | |||
Darunter eine Schaltung für ein Und-Gatter mit drei Eingängen, die aus 2 Gattern mit jeweils 2 Eingängen realisiert wurde. Und-Gatter mit noch mehr Eingängen können in entsprechender Weise aufgebaut werden. | |||
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[[Datei:AND3 aus AND2 DIN40700.png||'''Aufbau eines AND<sub>3</sub>-Gatters:''' Der Ausgang des ersten Und-Gatters wird an einen Eingang des zweiten angeschlossen]] | |||
3-Und-Gatter-Schaltsymbol DIN40700.png | Schaltsymbol AND<sub>3</sub> | |||
AND3 aus AND2 DIN40700.png | Möglicher Aufbau eines AND<sub>3</sub>-Gatters | |||
Auch wenn das Schaltsymbol kaum Aufschluss über den inneren Aufbau gibt, kann − bei Gatterfamilien, für die beide Darstellungsweisen verwendet werden − die untere als Hinweis auf ein ungünstigeres Laufzeitverhalten gewertet werden. | |||
Datei:12-input AND gate from NAND and NOR.svg | UND-Gatter mit 12 Eingängen, realisiert mit NAND- und NOR-Gattern | |||
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Ein Und-Gatter kann beispielsweise verwendet werden, um eine Maschine zu steuern: Die Maschine soll dann laufen, wenn beide Handkontakte UND beide [[Kontaktfuß|Fußkontakte]] betätigt werden. Somit muss man 4 Signale verknüpfen, wofür ein UND-Gatter mit 4 Eingängen nötig ist (AND<sub>4</sub>). | |||
== Realisierung == | == Realisierung == | ||
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=== CMOS === | === CMOS === | ||
| ⚫ | Das Bild rechts zeigt das Schaltbild eines Und-Gatters in [[CMOS]]-Technologie. Liegt an den Eingängen A und B High-Potential an, dann leiten T3 und T4, wobei T1 und T2 sperren. Dadurch liegt an T5 und T6 Low-Potential an und T5 leitet und T6 sperrt, weswegen am Ausgang Y High-Potential anliegt. Bei allen anderen Eingangszuständen liegt Low-Potential am Ausgang, weil T6 leitet. | ||
[[Datei:Cmos and.svg|mini|right|Schaltbild]] | |||
T1 bis T4 bilden hierbei ein [[NAND-Gatter]] und T5 und T6 einen [[Nicht-Gatter|Inverter]]. Dies ist unten links dargestellt. Durch die zusätzlich erforderlichen Transistoren und die dadurch verursache zusätzliche Laufzeit ist ein AND-Gatter in CMOS weniger effizient als ein NAND-Gatter. | |||
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| ⚫ | Das Bild rechts zeigt das Schaltbild eines Und-Gatters in [[CMOS]]-Technologie. Liegt an den Eingängen A und B High-Potential an, dann leiten T3 und T4, wobei T1 und T2 sperren. Dadurch liegt an T5 und T6 Low-Potential an und T5 leitet und T6 sperrt, weswegen am Ausgang | ||
AND gate from NAND gate and inverter.svg|UND-Gatter aus einem NAND-Gatter und einem Inverter | |||
Cmos and.svg|Schaltbild eines UND-Gatters in CMOS | |||
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== Literatur == | == Literatur == | ||
*{{BibISBN|3540428496}} | * {{BibISBN|3540428496}} | ||
== Weblinks == | == Weblinks == | ||
{{Commonscat|AND gates}} | {{Commonscat|AND gates}} | ||
== Einzelnachweise == | |||
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[[Kategorie:Digitale Schaltungstechnik]] | [[Kategorie:Digitale Schaltungstechnik]] | ||
[[Kategorie:Schaltalgebra]] | |||
Aktuelle Version vom 26. Mai 2024, 12:30 Uhr
| Gatter-Typen | |
|---|---|
| NOT | |
| AND | NAND |
| OR | NOR |
| XOR | XNOR |
| AOI | OAI |
Ein Und-Gatter ist ein Gatter mit mehreren Eingängen und einem Ausgang, bei dem der Ausgang eine 1 liefert, wenn an allen Eingängen 1 anliegt. Es entspricht dem Logischen UND. In der Schaltalgebra wird die UND-Verknüpfung durch • (Mal), & oder ∧ dargestellt und wird auch als Konjunktion bezeichnet.
Übersicht
| Funktion | Schaltsymbol | Wahrheitstabelle | Relais-Logik | |||||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| IEC 60617-12 | US ANSI 91-1984 | DIN 40700 (vor 1976) | ||||||||||||||||||
 |  |  |
|  | ||||||||||||||||
Und-Gatter mit größerer Anzahl von Eingängen
Ein Und-Gatter hat standardmäßig zwei Eingänge (AND2), jedoch stehen auch Und-Gatter mit mehr als zwei Eingängen im Handel zur Verfügung. Die Schaltsymbole entsprechen dem eines AND2-Gatters mit zusätzlichen Eingängen.
Die untenstehende Abbildung zeigt links ein Und-Gatter mit drei Eingängen (AND3) und in der Mitte einen möglichen Aufbau eines AND3-Gatters: Der Ausgang des ersten Und-Gatters wird an einen Eingang des zweiten angeschlossen.
In Logikfamilien wie CMOS können Und-Gatter effizienter durch Kaskadierung von NAND- und NOR-Gattern implementiert werden. Dies benötigt weniger Transistoren und ist deutlich schneller als eine entsprechende Kaskadierung von Und-Gattern.[1] Ein Beispiel ist in der rechten Abbildung dargestellt.
Schaltsymbol AND3
Möglicher Aufbau eines AND3-Gatters
UND-Gatter mit 12 Eingängen, realisiert mit NAND- und NOR-Gattern
Realisierung
UND-Gatter werden als integrierte Schaltung (IC) von vielen Herstellern produziert. Standardbausteine dieser Art sind z. B. unter der Bezeichnung „7408“ in TTL-Technik und als „74HC08“ in CMOS-Technologie erhältlich und beinhalten vier UND-Gatter mit jeweils zwei Eingängen. Die genaue Bauteilbezeichnung ist herstellerabhängig. Logik-Gatter dieser Art sind für wenige Cent im Elektronik-Fachhandel erhältlich.
CMOS
Das Bild rechts zeigt das Schaltbild eines Und-Gatters in CMOS-Technologie. Liegt an den Eingängen A und B High-Potential an, dann leiten T3 und T4, wobei T1 und T2 sperren. Dadurch liegt an T5 und T6 Low-Potential an und T5 leitet und T6 sperrt, weswegen am Ausgang Y High-Potential anliegt. Bei allen anderen Eingangszuständen liegt Low-Potential am Ausgang, weil T6 leitet.
T1 bis T4 bilden hierbei ein NAND-Gatter und T5 und T6 einen Inverter. Dies ist unten links dargestellt. Durch die zusätzlich erforderlichen Transistoren und die dadurch verursache zusätzliche Laufzeit ist ein AND-Gatter in CMOS weniger effizient als ein NAND-Gatter.
UND-Gatter aus einem NAND-Gatter und einem Inverter
Schaltbild eines UND-Gatters in CMOS
Literatur
- Ulrich Tietze, Christoph Schenk: Halbleiter-Schaltungstechnik. 12. Auflage. Springer, 2002, ISBN 3-540-42849-6.
Weblinks
Einzelnachweise
- ↑ Norman Hendrich: AND gate (12 inputs). Universität Hamburg, abgerufen am 4. Februar 2024.
